verilog语言中assign怎么用？

发布网友 发布时间：2022-04-20 16:40

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热心网友 时间：2023-09-27 01:27

mole assign_test ( 

                       clk,

                       lhold,

                       lholda

                   );

 

input clk;

input lhold;

output lholda;

 

reg lholda;

      always @(posedge clk)

            if (lhold)

               lholda<=lhold;

            else

               lholda<=0;

  

endmole                         

  

   未加入assign的综合结果。

热心网友 时间：2023-09-27 01:28

assign是持续赋值语句，一般都习惯性地当做连线用，主要对wire型变量进行赋值

热心网友 时间：2023-09-27 01:28

assign a=1；
assign是组合逻辑中用来赋值的语句。

热心网友 时间：2023-09-27 01:29

wire a;
assign a=1;