Verilog基本语法之数据类型及常量、变量

发布网友 发布时间：2024-10-24 01:53

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热心网友 时间：2024-10-25 22:07

数据类型

数据类型在数字电路中用以表示数据的存储和传输，是程序设计的基础。

Verilog 中的基本数据类型包括常量、变量、数组等。

常量在程序执行过程中，其值不可更改，用于存储固定数值。

常量表示方法包括整数型常量、负数和parameter常量等。

整数型常量有三种表达方式：直接表示、x和z值表示。

直接表示的整数型常量如8'h9表示8位二进制数；x和z值表示的整数型常量分别代表不定值和高阻值，其二进制宽度与所用进制相关。

?是表示高阻态z的另一种符号，在case语句中常用。

负数表示方式是在位宽前添加负号。

parameter常量是一种符号常量，通过parameter定义，并只能包含数字或先前定义的符号常量。

变量在程序运行过程中可改变值，用于存储可变数值。

常用的变量类型有net型变量、register型变量和reg型变量。

net型变量表示物理连接，register型变量用于过程块语句中的信号，reg型变量在过程块中被赋值，用于触发器或组合逻辑。

memory型变量（数组）由若干个相同宽度的reg向量构成，用于描述RAM、ROM和reg文件。

Verilog通过reg型变量创建数组进行存储器建模，memory型变量通过扩展reg型变量的地址范围生成。

数组赋值方式不同，一个n位的寄存器可用一条赋值语句赋值，而完整存储器则需指定存储单元的地址。

例如，rega=0;为合法赋值，mema=0;为非法赋值，而mema[8]=1;和mema[1023:0]=0;则是合法赋值。